En este artículo se utiliza VHDL para generar una señal de control para un motor de corriente directa por medio de la modulación de ancho de pulso. Sin embargo, la conexión eléctrica y el circuito de potencia no se discuten.

Ancho de pulso

Para el control de la velocidad de un motor de corriente directa se utiliza la modulación del ancho de pulso (PWM – Pulse Width Modulation) de una señal cuadrada. Con este método de control, el motor gira a una velocidad determinada por el tiempo en alto de la señal (véase la figura 1).

Figura 1: Modulación de ancho de pulso.

Existen dos conceptos clave para la modulación de la señal: frecuencia y cantidad de estados. La frecuencia puede ser manipulada de manera externa utilizando un divisor de frecuencia. La cantidad de estados hace referencia al número de ciclos de trabajo disponibles. Por ejemplo, un circuito encendido-apagado convencional tiene solamente esos dos estados.

Componente descrito con VHDL

Para el diseño del modulador de ancho de pulsos para motores de corriente continua se plantea un total de 101 estados (un incremento del 1% por estado) con una frecuencia de trabajo determinada de manera externa (es decir, se asume que la señal de reloj para este componente es la correcta para el motor a ser manejado).

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-- Compañía:            Estado Finito
-- Ingeniero:           Carlos Ramos
-- 
-- Fecha de creación:   2014/05/03 02:47:32
-- Nombre del módulo:   pwm_dc_101 - Behavioral 
-- Descripción: 
--   Controlador para motor DC de 101 posiciones. Las posiciones corresponden a un
--   porcentaje entre 0 y 100% del ciclo de trabajo, con un incremento del 1% 
--   entre cada uno de los elementos.

--   NOTA: En este módulo no se toma en cuenta la frecuencia de entrada (es decir,
--   se asume que la frecuencia de entrada en 'clk' es la correcta para el motor).
--
-- Revisión:
--   Revisión 0.01 - Archivo creado.
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
 
entity pwm_dc_101 is
    PORT(
        clk    : IN  STD_LOGIC;
        reset  : IN  STD_LOGIC;
        entrada: IN  STD_LOGIC_VECTOR(6 downto 0);
        salida : OUT STD_LOGIC
    );
end pwm_dc_101;
 
architecture Behavioral of pwm_dc_101 is
    signal cnt : UNSIGNED(6 downto 0);
begin
    contador: process (clk, reset, entrada) begin
        if reset = '1' then
            cnt <= (others => '0');
        elsif rising_edge(clk) then
            if cnt = 99 then
                cnt <= (others => '0');
            else
                cnt <= cnt + 1;
            end if;
        end if;
    end process;
    -- Asignación de señales --
    salida <= '1' when (cnt < UNSIGNED(entrada)) else '0';
end Behavioral;

Las líneas 35 a 45 se encargan de implementar un contador del 0 al 99 (100 estados, 1% por cada uno), mismo que se utiliza para generar la señal con ese porcentaje en alto (línea 47).

Cabe destacar que para este ejemplo se están “desperdiciando” un total de 27 estados (2⁷ = 128) debido a que solo utilizamos 101 de los 128 disponibles. Claro está, la resolución y cantidad de estados depende del diseñador y el código es libre para su modificación y distribución.

Una simulación no hace daño

Un módulo en VHDL no está desarrollado si no incluye su banco de pruebas. Aquí incluyo uno que, en su mayoría, fue creado con el asistente de Xilinx, aunque la parte modificada se encuentra en el listado 2. Para utilizar el banco de pruebas y el módulo en VHDL del controlador, descargar el archivo a continuación:

[wpdm_file id=2]

En el listado 2 se muestra a grandes rasgos la simulación: se prueban los porcentajes bajos de 0% y 1%, algunos valores intermedios como 30% y 80%, y los valores finales de 99% y más allá (ya cualquiera de 100%).

-- Proceso de estímulos.
stim_proc: process
begin       
    -- Estado de reset.
    reset <= '1';
    wait for 100 ns;
    reset <= '0';
    -- Simulación.
    entrada <= "0000000";      -- Porcentaje en 0%.
    wait for clk_period * 200; -- Esperamos dos ciclos completos.
    entrada <= "0000001";      -- Porcentaje en 1%.
    wait for clk_period * 200; -- Esperamos dos ciclos completos.
    entrada <= "0011110";      -- Porcentaje en 30%.
    wait for clk_period * 200; -- Esperamos dos ciclos completos.
    entrada <= "1010000";      -- Porcentaje en 80%.
    wait for clk_period * 200; -- Esperamos dos ciclos completos.
    entrada <= "1100011";      -- Porcentaje en 99%.
    wait for clk_period * 200; -- Esperamos dos ciclos completos.
    entrada <= "1100100";      -- Porcentaje en 100%.
    wait for clk_period * 200; -- Esperamos dos ciclos completos.
    entrada <= "1111000";      -- Porcentaje en 120%.
    wait for clk_period * 200; -- Esperamos dos ciclos completos.
    wait;
end process;

En la figura 2 se muestra el resultado de la simulación, ejecutada durante 35000ns.

Figura 2: Banco de pruebas del controlador PWM.

Unión con divisor de frecuencia

Para mover la frecuencia de la señal modulada se utiliza un divisor de frecuencia como entrada del componente de PWM mediante el uso de un módulo principal y la instrucción PORT MAP.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity pwm_dc_101_clk200Hz is
    PORT(
        clk    : IN  STD_LOGIC;
        reset  : IN  STD_LOGIC;
        entrada: IN  STD_LOGIC_VECTOR(6 downto 0);
        salida : OUT STD_LOGIC
    );
end pwm_dc_101_clk200Hz;

architecture Behavioral of pwm_dc_101_clk200Hz is
    COMPONENT clk200Hz IS
        PORT (
            entrada: IN  STD_LOGIC;
            reset  : IN  STD_LOGIC;
            salida : OUT STD_LOGIC
        );
    END COMPONENT;
    
    COMPONENT pwm_dc_101 IS
        PORT(
            clk    : IN  STD_LOGIC;
            reset  : IN  STD_LOGIC;
            entrada: IN  STD_LOGIC_VECTOR(6 downto 0);
            salida : OUT STD_LOGIC
        );
    END COMPONENT;
    
    signal clk_out : STD_LOGIC := '0';
begin
    clk200Hz_i:   clk200Hz   PORT MAP(clk, reset, clk_out);
    pwm_dc_101_i: pwm_dc_101 PORT MAP(clk_out, reset, entrada, salida);
end Behavioral;

La señal clk_out (línea 31) se utiliza para almacenar la salida del divisor de frecuencia y utilizarla como entrada para el modulador.

El código para el PWM para DC unido con el divisor de frecuencia, con su respectivo banco de pruebas, puede ser descargado aquí:

[wpdm_file id=3]

Conclusión

En este artículo se desarrollo un modulador con 101 estados que determinan el porcentaje en alto. Sin embargo, se puede cambiar la cantidad de estados y la resolución (cantidad de bits) que utiliza para generar la señal. Además, el listado 3 demuestra un método efectivo para modificar la frecuencia de operación mediante el uso componentes externos al modulador, en este caso un divisor de frecuencia.